Verilog HDL & VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ

＜図書＞
Verilog HDL & VHDLテストベンチキジュツノショホ : ロンリカイロノケンショウデモチイル HDLブンポウトノウハウ
Verilog HDL & VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ / 安岡貴志著
(デザインウェーブムック)

配架場所	巻　次	請求記号	資料番号	状　態	コメント	予約
3F		540A\|\|Yas	40056103 目次PDF

別書名	奥付タイトル:Verilog HDL & VHDLテストベンチ記述の初歩異なりアクセスタイトル:テストベンチ : Verilog HDL & VHDL : 記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ
著者標目	安岡, 貴志 <ヤスオカ, タカシ>
件　名	BSH:電子工学 -- 雑誌全ての件名で検索 BSH:集積回路
書誌ID	1000085504
NCID	BB06984388