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RT Book, Whole SR Print DC OPAC T1 Verilog HDL & VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ / 安岡貴志著 T2 デザインウェーブムック A1 安岡, 貴志 YR 2010 FD 2010.10 SP 239p K1 電子工学 -- 雑誌 K1 集積回路 PB CQ出版 PP 東京 SN 9784789831086 LA Japanese (日本語) CL NDC8:549.05 CL NDC9:549.05 CL NDC9:549.7 NO 書誌ID=1000085504; NCID=BB06984388; LK [OPAC]https://libop-nifs.nifs.ac.jp/opac/opac_link/bibid/1000085504 LK [Webcat Plus]http://webcatplus-equal.nii.ac.jp/libportal/DocDetail?hdn_if_lang=jpn&txt_docid=NCID:BB06984388; [Webcat Plus]http://webcatplus-equal.nii.ac.jp/libportal/EqualFromForm?txt_isbn=9784789831086 OL 58